彭亚锐职务：青年首席教授
单位：bevictor伟德官网
电话：
出生年月：1990-07
邮箱：yrpeng@seu.edu.cn
学历：博士
地址：江苏省无锡市状元路5号 三江院415
职称：教授
个人简介 彭亚锐，bevictor伟德官网青年首席教授，国家级青年人才。2012年本科毕业于清华大学微纳电子学系，2014年和2016年于美国佐治亚理工学院电子与计算机工程系分获硕士和博士学位。毕业后加入美国阿肯色大学计算机系（2017-2023）和电子与计算机系（2023-2025）任助理教授。2025年9月入职bevictor伟德官网任青年首席教授。 他领导的能效电子与设计自动化(E3DA: Energy-Efficient Electronics and Design Automation) 实验室长期专注于2.5D和3D集成电路的物理设计，先进封装的跨边界协同优化和异质芯粒集成，并自主开发EDA算法和工具链。同时率先将VLSI设计理念引入电力电子领域，领导开发了针对宽禁带半导体的开源EDA封装版图设计工具。 目前一共发表43篇高水平的学术会议和20篇期刊论文。博士期间个人工作发表在EDA和封装领域顶级期刊和会议上（TCAD，DAC，ICCAD等）。加入阿肯色大学后主要由指导员工发表顶级期刊（TPEL，TCPMT，TNANO等）和高水平会议（ICCAD，APEC，ECCE等）论文。 在阿肯色大学任职期间作为美国NSF POETS PI开展多物理场混合优化和电力电子的EDA设计，开发的开源PowerSynth EDA软件更是多次获奖，论文也获TPEL最佳论文提名。培养毕业一名博士生，一名硕士生，一共承担7门课的教学（包括数字电路，体系机构，算法，程序设计，EDA和集成电路设计。横跨EE/CE/CS，低年级到研究生课程）。3次作为专家评审美国NSF和能源部的基金项目。担任EDA旗舰会议DAC26的Physical Design 领域TPC Track Chair，10次担任学术会议TPC委员，并组织过5次学术会议。作为PI主持美国NSF三个项目，承担（Co-PI）超过10项包括美国能源部和国防部的研究项目，外部经费总计553万美元，其中个人额度209万美元。2021年因芯粒设计EDA的突出贡献获得了NSF对青年学者最高的CAREER 奖。
教育经历 | 2008.8 - 2012.7 | 清华大学 微纳电子学系（现bevictor伟德官网） | 本科 | | 2012.8 - 2014.5 | 美国佐治亚理工学院 电子与计算机工程学院 | 硕士 | | 2012.8 - 2016.12 | 美国佐治亚理工学院 电子与计算机工程学院 | 博士 |
工作经历 | 2017.1 - 2023.6 | 美国阿肯色大学计算机科学与工程系 | 助理教授 | | 2023.7 - 2025.7 | 美国阿肯色大学电子工程与计算机科学系 | 助理教授 | | 2025.9 - 至今 | bevictor伟德官网 | 教授 |
讲授课程 2026年将在bevictor伟德官网开设新本科和研究生双语课程，敬请关注。2026年春季在bevictor伟德官网开设新的研究生/博士生 英文授课课程：芯粒设计自动化算法 Chiplet Design Automation Algorithms。详情请见芯粒设计自动化算法
教学研究 彭亚锐教授在阿肯色大学期间共承担7门课的教学（包括数字电路，体系结构，算法设计，程序设计，EDA算法设计，EDA实验设计，集成电路设计），全面覆盖了包括微电子和计算机学科的低年级本科生到高年级研究生课程。 加入bevictor伟德官网后将进一步引入国际先进的教材和教学理念，开设包括EDA，VLSI，封装，算法和程序设计等跨学科，中英文双语教学课程。
出版物 部分期刊论文1. | Zhen Zhuang, Weishiun Hung, Md. Arafat Kabir, Yarui Peng, and Tsung-Yi Ho, “Adaptive Redistribution Layer Routing for Chiplet-Package Co-Design in 2.5D System”, (accepted), ACM Transactions on Design Automation of Electronic Systems, 2025. | 2. | Mehran Sanjabiasasi, H. Alan Mantooth, and Yarui Peng, “PowerSynth 2: Automated Power Electronics Physical Design Synthesis With Custom and Heterogeneous Components”, IEEE Open Journal of Power Electronics, vol. 6, pp. 899-908, 2025. | 3. | Quang Le, Imam Al Razi, Tristan Evans, Shilpi Mukherjee, Yarui Peng, and H. Alan Mantooth, “Fast and Accurate Parasitic Extraction in Multichip Power Module Design Automation Considering Eddy-Current Losses”, IEEE Journal of Emerging and Selected Topics in Power Electronics, vol. 11, no. 6, pp. 5613-5625, 2023. | 4. | Imam Al Razi, Quang Le, Tristan Evans, H. Alan Mantooth, and Yarui Peng, “PowerSynth 2: Physical Design Automation for High-Density 3D Multi-Chip Power Modules”, IEEE Transactions on Power Electronics, vol. 38, no. 4, pp. 4698-4713, 2023. | 5. | Md. Arafat Kabir, and Yarui Peng, “Holistic Chiplet-Package Co-Optimization for Agile Custom 2.5D Design”, IEEE Transactions on Components, Packaging, and Manufacturing Technology, vol. 11, no. 5, pp. 715–726, 2021. | 6. | Imam Al Razi, Quang Le, Tristan Evans, Shilpi Mukherjee, H. Alan Mantooth, and Yarui Peng, “PowerSynth Design Automation Flow for Hierarchical and Heterogeneous 2.5D Multi-Chip Power Modules”, IEEE Transactions on Power Electronics, vol. 36, no. 8, pp. 8919–8933, 2021. | 7. | Yarui Peng, Quang Le, Imam Al Razi, Shilpi Mukherjee, Tristan Evans, and H. Alan Mantooth, PowerSynth Progression on Layout Optimization for Reliability and Signal Integrity, IEICE Nonlinear Theory and Its Applications, vol. 11, no. 2, pp. 124-144, Apr 2020, Invited Paper. | 8. | Kevin Hermanns, Yarui Peng, and H. Alan Mantooth, The Increasing Role of Design Automation in Power Electronics: Gathering What Is Needed, IEEE Power Electronics Magazine, vol. 7, no. 1, pp. 46-50, Mar 2020. | 9. | Tristan Evans, Quang Le, Shilpi Mukherjee, Imam Al Razi, Tom Vrotsos, Yarui Peng, and H. Alan Mantooth, Powersynth: A Power Module Layout Generation Tool, IEEE Transactions on Power Electronics, vol. 34, no. 6, pp. 5063–5078, Jun 2019, Highlighted Paper. | 10. | Yarui Peng, Dusan Petranovic, Kambiz Samadi, Pratyush Kamal, Yang Du and and Sung Kyu Lim, Inter-die Coupling Extraction and Physical Design Optimization for Face-to-face 3D ICs, In IEEE Transactions on Nanotechnology, vol. 17, no. 4, pp. 634–644, Jul 2018. | 11. | Yarui Peng, Taigon Song, Dusan Petranovic and Sung Kyu Lim, Parasitic Extraction for Heterogeneous Face-to-face Bonded 3-D ICs, In IEEE Transactions on Components and Packaging and Manufacturing Technology, vol. 7, no. 6, pp. 912–924, Jun 2017. | 12. | Yarui Peng, Dusan Petranovic, and Sung Kyu Lim, Multi-TSV and E-Field Sharing Aware Full-chip Extraction and Mitigation of TSV-to-wire Coupling, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol.34, no.12, pp.1964-1976, Dec. 2015 | 13. | Sandeep Samal, Yarui Peng, Mohit Pathak, and Sung Kyu Lim, Ultra-Low Power Circuit Design with Sub/Near-Threshold 3D IC Technologies, IEEE Transactions on Components, Packaging, and Manufacturing Technology, vol.5, no.7, pp.980-990, July 2015 | 14. | Yarui Peng, Taigon Song, Dusan Petranovic, and Sung Kyu Lim, Silicon Effect-aware Full-chip Extraction and Mitigation of TSV-to-TSV Coupling, IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 33, no. 12, pp.1900-1913, Dec. 2014 |
部分会议论文
1. | Imam Al Razi, Whit Vinson, David Huitink, and Yarui Peng, “Electromigration-Aware Reliability Optimization of MCPM Layouts Using PowerSynth”, in Proc. IEEE Energy Conversion Congress and Exposition, pp. 1-8, Oct 2022. | 2. | Imam Al Razi, Quang Le, H. Alan Mantooth, and Yarui Peng, “Hierarchical Layout Synthesis and Optimization Framework for High-Density Power Module Design Automation”, in Proc. International Conference on Computer-Aided Design, pp. 1-8, Nov 2021. | 3. | Md. Arafat Kabir, Dusan Petranovic, and Yarui Peng, “A Scalable In-Context Design and Extraction Flow for Heterogeneous 2.5D Chiplet-Package Co-Optimization”, in Proc. IEEE Conference on Electrical Performance of Electronic Packaging and Systems, pp. 1-3, Oct 2021. | 4. | Md. Arafat Kabir, Dusan Petranovic, and Yarui Peng, “Cross-Boundary Inductive Timing Optimization for 2.5D Chiplet-Package Co-Design”, in Proc. ACM Great Lakes Symposium on VLSI, pp. 135–140, Jun 2021. | 5. | Imam Al Razi, David Huitink, and Yarui Peng, “PowerSynth-Guided Reliability Optimization of Multi-Chip Power Module”, in Proc. IEEE Applied Power Electronics Conference, pp. 1516-1523, Jun 2021. | 6. | Md. Arafat Kabir, Dusan Petranovic, and Yarui Peng, “Extraction and Optimization for Heterogeneous 2.5D Chiplet-Package Co-Design”, in Proc. International Conference on Computer-Aided Design, pp. 1–8, Nov 2020 | 7. | Imam Al Razi, Quang Le, H. Alan Mantooth, and Yarui Peng, Physical Design Automation for High-Density 3D Power Module Layout Synthesis and Optimization, in Proc. IEEE Energy Conversion Congress and Exposition, pp. 1984-1991, Oct 2020. | 8. | Md. Arafat Kabir, and Yarui Peng, Chiplet-Package Co-Design For 2.5D Systems Using Standard ASIC CAD Tools, in Proc. Asia and South Pacific Design Automation Conference, pp. 351-356, Jan 2020. | 9. | Imam Al Razi, Quang Le, H. Alan Mantooth, and Yarui Peng, Hierarchical Layout Synthesis and Design Automation for 2.5D Heterogeneous Multi-Chip Power Modules, in Proc. IEEE Energy Conversion Congress and Exposition, pp. 2257-2263, Sep 2019. | 10. | Yarui Peng, Dusan Petranovic and Sung Kyu Lim, Die-to-Package Coupling Extraction for Fan-Out Wafer-Level-Packaging, In IEEE Electrical Design of Advanced Packaging and Systems Symposium, 2017. Best Paper Award | 11. | Yarui Peng, Dusan Petranovic and Sung Kyu Lim, Chip/Package Co-Analysis and Inductance Extraction for Fan-Out Wafer-Level-Packaging, In Conference on Electrical Performance of Electronic Packaging and Systems, 2017. | 12. | Can Rao, Yarui Peng, Tongqing Wang, Sung Kyu Lim, and Xinchun Lu, Investigation of Post-Annealing Stress and Pop-Out in TSV Front-side CMP, IEEE International Conference on Planarization/CMP Technology, 2016. Best Student Paper Award | 13. | Yarui Peng, Taigon Song, Dusan Petranovic, and Sung Kyu Lim, Full-chip Inter-die Parasitic Extraction in Face-to-Face-Bonded 3D ICs, IEEE International Conference on Computer-Aided Design, 2015 | 14. | Yarui Peng, Moongon Jung, Taigon Song, Yang Wan, and Sung Kyu Lim, Thermal Impact Study of Block Folding and Face-to-Face Bonding in 3D IC,” IEEE International Interconnect Technology Conference, 2015 | 15. | Yarui Peng, Bon Woong Ku, Younsik Park, Kwang-Il Park, Seong-Jin Jang, Joo Sun Choi, and Sung Kyu Lim, Design, Packaging, and Architectural Policy Co-Optimization for DC Power Integrity in 3D DRAM, ACM Design Automation Conference, 2015 | 16. | Yarui Peng, Dusan Petranovic, and Sung Kyu Lim, Fast and Accurate Full-chip Extraction and Optimization of TSV-to-Wire Coupling, ACM Design Automation Conference, 2014 | 17. | Yarui Peng, Taigon Song, Dusan Petranovic, and Sung Kyu Lim, On Accurate Full-Chip Extraction and Optimization of TSV-to-TSV Coupling Elements in 3D ICs, IEEE International Conference on Computer-Aided Design, 2013 |
研究领域或方向 EDA4Chiplet (EDA for Chiplet and Advanced Packaging)芯粒和先进封装是后摩尔定律时代推进系统集成度和性能的可靠方向之一。在摩尔定律放慢至失效的时代，进一步提高能效必须从体系结构，封装，散热，电源管理，电路和版图实现共同多方位努力。其中业界和学术界的共识之一就是要研究基于2.5D/3D设计EDA工具，同时实现全流程统一考虑，协同设计，并且跨领域结合。由于相关方向研究必须同时具有数学和物理基础，精通软件和硬件设计，前端和后端设计，工程经验和科学方法，并且传统上电路，EDA，和封装是单独分离的科研体系。 E3DA实验室是最早关注到2.5D/3D Chiplet EDA和物理实现问题的研究者之一，并且在相关方向进行了长期的研究和耕耘。我们敏锐地发现了芯粒设计的重要价值以及设计方法论方面的研究空白。对于先进封装的设计创造性地提出了芯粒-封装协同设计思路，首次将芯片EDA工具引入封装设计，建立了包括完整芯片和封装物理信息同时互相兼容的工艺库，打破传统芯片设计和封装设计之间的壁垒，在芯粒和封装设计实现合并网表、统一版图、整体分析、协同优化的完整设计框架。同时，针对Chiplet设计开发了自动布局布线、时序优化，跨芯粒的DRC，LVS和寄生参数提取方法，创造性地将多个芯粒和封装结构在统一的设计环境下协同设计，跨边界提取寄生参数，跨芯粒进行时序优化，逐步迭代进行封装布线和系统验证。 E3DA实验室对2.5D/3D IC的EDA和物理设计有着突出贡献，提出了全球领先的设计方法论和完整的EDA工具链。使用ARM处理器进行参考设计，首先在开源45nm 工艺上完成完整前后端设计，随后基于TSMC65nm标准工艺流片，成功证明了跨芯粒时序优化的必要性，验证了芯粒-封装EDA设计流程，解决了异质集成涉及IP保护和跨公司协作的难点，同时减小了封装引入的额外开销，增强系统性能和设计可靠性，降低了设计难度和时间复杂度。 我们专注于在芯粒-封装协同设计优化、先进封装信号和电源完整性、跨芯片寄生参数提取方面具有全球领先的工作，并将研究领域扩展到电力电子和宽禁带半导体封装和EDA工具设计上，具有独创性和开拓性的创新工作，获得了国际同行广泛认可。同时，我们的研究打破传统的领域划分，同时在设计方法论上具备开创性和工业落地能力，可以独立并引领相关研究进步与产业发展，同时结合国内在封装和新能源方向上的领先优势，弥补国内在设计方法论和EDA方面的薄弱环节，具有独创性和弯道超车的特殊优势。 EDA4Power (EDA for Power Electronics and Packaging)E3DA实验室注重开展原创性的交叉学科研究，将在先进封装和VLSI设计的经验运用于电力电子EDA设计，与IEEE 电力电子学会主席Alan Mantooth课题组联合开发出PowerSynth版图优化综合工具，在该电力电子物理设计领域内是唯一可用的EDA设计工具，改变了传统依靠手动设计的方式，极大缩短了设计周期。该工具基于VLSI的软件算法和针对SiC的降阶模型，自动生成性能散热协同优化版图，在数分钟内就可以迅速评估数千种版图设计，一举将一轮设计迭代所需时间从6周缩小至20分钟左右，实现零的突破。该项成果一经推出立即收到大量关注，相关论文也被电力电子顶刊TPEL选为月度优秀论文并获年度最佳论文提名。 我们的愿景是将 VLSI EDA引入电力电子与强电封装设计领域并针对性定制算法和工具流程，从而彻底改变相关行业长期依赖人工经验与重复实验的现状。借鉴VLSI领域成熟的自动化布局布线与层次化设计和版图优化算法，我们致力于开发 PE-EDA 工具，如 PowerSynth。这种智能且规范化的设计方法论能有效融合强弱电和软硬件的知识体系，旨在探索多工艺，多目标，数模功率芯粒和高低压封装混合设计的多学科交叉研究，使电力电子的设计范式从手工试错转向工具/算法驱动，在显著提升功率密度的同时，确保设计的可靠性与开发效率。 EDA4HI (EDA for Heterogeneous Integration)E3DA 实验室致力于构建高效能与高可靠性的异构集成系统愿景。其核心理念在于打破单一材料，通用工艺，和单片集成的局限性，通过创新的EDA工具和先进封装技术，将不同工艺节点的逻辑芯片、存储器、传感器及功率器件有机整合。针对系统中的不同功能模块“扬长避短”设计异质芯粒封装集成——充分发挥硅在低压逻辑运算上的计算密度、直接带隙半导体（GaAs等）在光电互联，宽禁带半导体（SiC/GaN等）在高压大功率和高低温极端环境、乃至新型材料（二维半导体在低功耗、高速度，钙钛矿在光伏效率，金刚石在散热等方面）的优势。这种异构集成愿景不仅追求在单一系统级封装（SiP）中实现性能、热管理与功率密度的最优平衡，更旨在为未来的人工智能硬件、新能源汽车和电力系统及高性能计算提供灵活且具有成本效益的敏捷定制设计解决方案。异构集成并非简单的物理堆叠和胶水封装，而是复杂的多物理挑战。传统的 EDA 工具无法处理硅、碳化硅和氮化镓之间迥异的热膨胀系数和电磁干扰。因此，E3DA 实验室致力于开发多物理场耦合仿真与自动化 2.5D/3D 布局布线工具，以确保这些异质芯粒在小尺寸（Si Interposer）的封装空间内能够协同工作、在大尺度上能高效扩展（Wafer/Panel-level Packaging），而不至于因过热、供电不足或信号干扰而失效。 E3DA 实验室致力于构建高效能与高可靠性的异构集成系统愿景。其核心理念在于打破单一材料，通用工艺，和单片集成的局限性，通过创新的EDA工具和先进封装技术，将不同工艺节点的逻辑芯片、存储器、传感器及功率器件有机整合。针对系统中的不同功能模块“扬长避短”设计异质芯粒封装集成——充分发挥硅在低压逻辑运算上的计算密度、直接带隙半导体（GaAs等）在光电互联，宽禁带半导体（SiC/GaN等）在高压大功率和高低温极端环境、乃至新型材料（二维半导体在低功耗、高速度，钙钛矿在光伏效率，金刚石在散热等方面）的优势。这种异构集成愿景不仅追求在单一系统级封装（SiP）中实现性能、热管理与功率密度的最优平衡，更旨在为未来的人工智能硬件、新能源汽车和电力系统及高性能计算提供灵活且具有成本效益的敏捷定制设计解决方案。
团队介绍 E3DA实验室位于bevictor伟德官网无锡校区三江院，主攻芯粒集成与EDA方向，并参与ASIC、MEMS和电力电子封装等方向交叉研究，同时在EDA/VLSI/Chiplet/Physical Design和Power Electronics等领域广泛开展国际交流合作。
招生情况 E3DA实验室长期招收有集成电路、电子、计算机和电气背景，立志于VLSI、先进封装和电力电子的EDA和物理设计与异质集成等交叉学科研究，以科学研究和工程应用为导向，数理基础扎实，对编程和算法感兴趣，并自驱力强的硕士（~4人/年），博士（~2人/年）和博士后（~1人/年）。 欢迎高年级本科生进组培养，指导毕业设计。 欢迎国际职工依托申请中国政府奖学金，详见留学中国 欢迎青年学者加入我们团队，并为相关领域青年教师提供人才引进指导和支持。 有意者请发送邮件到 yrpeng@seu.edu.cn。为方便归档整理，邮件主题请按照以下格式：
姓名 目标学位/计划 自荐信：亮点信息（如当前学校/专业，GPA，主要成就和奖项等）。 邮件请附上个人学术简历（CV）pdf，并zip打包其他材料例如：成绩单（本科及硕士），毕业论文（本科及硕士）和代表作（一二作论文等）。10M以下文件直接使用附件，超10M可以用超大附件或者网盘链接。
毕业生介绍 2022 阿肯色大学 博士 Imam Al Razi (毕业加入Intel任EDA工程师)
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